스위치드 커패시터 적분기(switched-capacitor integrator)는 클록과 정착 시간을 함께 정합니다

한 주기에 두 연결 상태를 만듭니다

스위치드 커패시터는 커패시터(capacitor)에 전하를 충전한 뒤 다른 전위의 노드(node)에 연결해 전하를 옮기는 회로입니다. 첫 번째 클록 상태 φ1에서는 커패시터 C를 입력 전압 V1에 연결해 충전합니다. 두 번째 상태 φ2에서는 V2 쪽으로 연결합니다. φ1과 φ2의 스위치를 동시에 닫지 않는 비중첩(nonoverlapping) 클록을 사용해야 V1과 V2를 스위치로 곧바로 잇지 않습니다. 아래 그림은 두 상태의 연결 목적을 나누어 보여주는 설명도이며, 실제 스위치 소자의 핀 배치나 보호 회로를 정한 완성 회로도가 아닙니다.

첫 번째 클록 상태에서 C가 V1에 연결되어 충전되고, 두 번째 상태에서 C가 V2 쪽으로 연결되어 전하를 옮기는 설명도 — 스위치가 동시에 닫히지 않도록 한 상태를 끝낸 뒤 다른 상태로 바꿉니다. 한 주기 안에서 충전과 전하 전달을 각각 마칠 시간이 필요합니다.

평균 등가 저항을 계산합니다

V1과 V2는 볼트(V) 단위의 두 노드 전압, C는 패럿(F) 단위의 커패시턴스, T는 초(s) 단위의 클록 한 주기입니다. 각 상태에서 충분히 정착하고 다른 손실이 없다는 이상 모델에서는 한 주기에 옮기는 전하가 ΔQ=C(V1−V2)입니다. 평균 전류는 I_avg=ΔQ/T이므로 두 노드 사이의 평균 등가 저항은 R_eq=T/C=1/(f_clkC)입니다. f_clk=1/T는 헤르츠(Hz) 단위의 클록 주파수입니다.

예를 들어 1 MHz 클록에서 이상적인 1 MΩ 등가 저항을 목표로 하면 T=1 µs이고 C=T/R_eq=1 pF입니다. 이는 식을 적용한 설계 출발점이지 특정 소자의 실측값이나 1 pF를 그대로 채택해도 된다는 보증이 아닙니다. 이런 작은 값에서는 스위치·배선의 기생 용량(parasitic capacitance, 의도한 C 밖에 생기는 용량)과 누설이 목표 용량에 비해 얼마나 큰지 먼저 확인합니다. 스위치드 커패시터의 실제 전류도 연속적인 저항 전류가 아니라 클록 전환 때 생기는 전하 펄스입니다.

한 주기 출력 변화로 적분 속도를 정합니다

연산증폭기(operational amplifier)의 반전 적분기(inverting integrator)에서 입력 저항을 이 전하 전달 경로로 대체하고, 피드백 커패시터 C_f에 전하를 누적합니다. 그림처럼 φ1에서 C를 입력 V_in과 0 V 사이에 충전하고 φ2에서 연산증폭기의 0 V에 가까운 반전 합산점으로 연결하는 이상적인 배치라면, 한 주기의 출력 변화는 ΔV_out=−(C/C_f)V_in입니다. 여기서 V_in은 그 주기에 거의 일정한 입력 전압, V_out은 출력 전압입니다. 클록 주기보다 충분히 느린 입력에 대해서는 평균 기울기가 약 −V_in/τ이고 τ=T(C_f/C)입니다. τ는 여기서 적분 계수의 역수인 시간 척도이며, 출력이 지수적으로 감쇠하는 RC 회로의 시정수라고 읽지 않습니다. 출력은 클록마다 작은 계단을 그리므로 연속 저항을 쓴 적분기의 순간 파형과 같지 않습니다.

입력 V_in을 두 클록 상태로 전하 전달하는 커패시터 C와 연산증폭기의 반전 합산점, 출력에서 합산점으로 되먹이는 C_f의 개념 연결 — φ1에서 C를 입력에 충전하고 φ2에서 전하를 합산점으로 보냅니다. 도해는 전하 전달의 방향과 C_f의 위치를 보여주는 개념도이며 스위치 소자의 전체 핀 연결도는 아닙니다.

스위치의 연결 순서나 기준 전압을 바꾸면 출력 변화의 부호도 달라질 수 있습니다. 위 식을 다른 회로에 복사하기 전에 그 회로의 클록 상태별 전하 흐름을 다시 확인합니다. 피드백 커패시터에 직류(DC, Direct Current) 피드백 경로가 없다면 오프셋과 누설이 누적되어 출력이 포화할 수 있습니다. 이를 제한하는 방법으로 주기적 초기화 또는 C_f에 병렬 저항을 두는 구성이 있지만, 병렬 저항은 저주파 적분 특성을 바꿉니다. 실제 목적에 맞게 한 가지를 선택하고 출력 범위를 시험합니다.

클록과 부품을 순서대로 고릅니다

필요한 입력 신호 대역과 목표 적분 속도를 정합니다. 입력의 빠른 성분이 클록 샘플링으로 낮은 주파수처럼 보이는 에일리어싱(aliasing)을 피하도록 앞단 대역 제한도 검토합니다.
가능한 클록 주파수와 C, C_f의 비를 골라 이상적인 R_eq와 τ를 계산합니다. R_eq는 C의 절대값에, τ는 C_f/C의 비에 영향을 받습니다. 저항 허용차 ±10%와 커패시터 비 오차 ±0.1% 같은 수치는 특정 구현을 비교하는 예시일 뿐, 이 회로나 1 pF 기판의 보증치가 아닙니다.
φ1과 φ2 사이에 비중첩 시간을 둡니다. 각 스위치가 실제로 닫혀 있는 시간 안에 φ1의 입력 C가 충전되고 φ2의 증폭기 출력이 정착(settling, 목표 전압 오차 안으로 들어오는 과정)하는지 별도로 확인합니다. 스위치 온 저항(on-resistance, 닫힌 스위치의 저항)과 소스 임피던스, 유효 용량을 포함해 계산합니다.
선택한 증폭기의 입력 공통 모드 범위(입력이 정상 동작하는 전압 범위), 출력 스윙(전원 안에서 낼 수 있는 출력 범위), 대역폭과 클록 직후의 정착 시간을 대조합니다. 주기적 초기화와 병렬 저항 중 필요한 직류 동작점 관리 방법을 정합니다.

실제 회로의 오차를 확인합니다

같은 입력 조건에서 클록 주파수를 바꾸고 출력의 평균 기울기와 클록 에지의 계단·리플(ripple, 반복되는 잔물결 성분)을 따로 관찰합니다. 스위치가 꺼져 있을 때의 누설, 전환 순간의 전하 주입(charge injection), 클록 신호가 출력으로 새는 클록 피드스루(clock feedthrough)는 이상식에 없습니다. 이 효과가 허용 오차보다 작은지 선택한 부품의 데이터시트와 실제 측정으로 확인합니다.

입력이 일정할 때와 변화할 때를 모두 시험하고, 클록을 늦추거나 커패시터를 바꾼 뒤에는 평균값뿐 아니라 정착 오차·출력 범위·잡음도 다시 기록합니다. 이상식의 1 MΩ이 맞는다고 해서 연속 저항과 같은 정확도, 잡음 또는 대역이 확보되는 것은 아닙니다.