여섯 그림은 여섯 세대가 아닙니다
Jung·Weis·Wehn의 DRAM 장 3.2절 그림 3.1은 DIMM, PCB 위 개별 장치, PoP, Buffer on Board, 2.5D/3D 통합, Memory Cube를 비교합니다. 모듈 형태·패키지 배치·연결 방식이 섞인 분류이므로 서로 배타적인 세대 순서가 아닙니다. Memory Cube 역시 3D 적층을 사용할 수 있습니다.
어디에 놓는가: 모듈·PCB·패키지·적층
어떻게 잇는가: 병렬 버스·직렬 링크·인터포저
누가 제어하는가: 호스트·버퍼·로직 다이
배치와 연결을 각각 설명합니다
DIMM은 여러 DRAM 장치를 모듈로 구성합니다. Device-based는 보드에 장치를 배치하는 방식이고, PoP는 메모리 패키지를 프로세서 패키지 위에 놓습니다. Buffer on Board는 중간 버퍼·로직을 통해 호스트 쪽 연결과 DRAM 쪽 연결을 나눕니다.
2.5D/3D 사례는 실리콘 인터포저와 TSV 등을 이용한 근접 연결을 보여 줍니다. 그림의 Memory Cube는 아래쪽 로직·컨트롤러와 직렬 연결을 강조합니다. 따라서 HBM과 HMC를 이름만 다른 같은 외부 인터페이스로 취급하지 않습니다.
x4 DIMM의 DQS 이름과 FPGA 포트 번호를 구분합니다
모듈의 신호 이름을 FPGA 메모리 IP의 포트 번호로 그대로 옮길 수 있는지는 별도 문제입니다. DQ는 데이터 신호이고 DQS는 데이터를 주고받을 때 기준이 되는 스트로브입니다. x4는 DRAM 장치 하나의 데이터 폭이 4비트라는 뜻이며, DIMM 전체가 4비트 폭이라는 뜻은 아닙니다.
AMD PG150 v1.4(2025-12-03)의 x4 DDR3·DDR4 registered DIMM 매핑 예제에서는 모듈 쪽 DQS1이 XDC 제약의 DQS[2]에, DQS9가 DQS[1]에 대응합니다. 같은 숫자를 같은 신호로 가정하지 말고, 사용할 모듈의 데이터시트 이름과 생성한 메모리 IP 포트, 보드 연결을 하나씩 대조합니다. 이 두 대응은 문서의 예제이며 모든 RDIMM·LRDIMM이나 다른 메모리 구성에 복사할 핀 배정표가 아닙니다.
같은 문서의 DDR3 핀 규칙에서 x4 구성은 DQS 전용 차동 핀 쌍과 연결된 DQ를 같은 니블(nibble, 여기서는 바이트 레인의 하위 핀 묶음)에 두도록 제한합니다. DQS 쌍은 하위 묶음의 N0/N1 또는 상위 묶음의 N6/N7을 사용하고, 해당 DQ 배정에서는 N12를 제외합니다. 이 DDR3 규칙을 DDR4에도 그대로 적용하지 않습니다. 포트 이름 대조와 장치별 배치 규칙 확인이 끝나도 실제 배선·타이밍·초기화 보정(calibration)의 성공까지 검증된 것은 아닙니다.
대역폭을 늘려도 한 번의 접근이 빨라지지는 않습니다
핀 수와 핀당 전송률은 이론 대역폭의 중요한 항목입니다. 하지만 버스 폭을 늘렸다는 사실만으로 한 요청의 지연이 줄지는 않습니다. 행 버퍼 상태, refresh, 읽기·쓰기 전환, 여러 요청의 중재와 컨트롤러 스케줄링이 실제 지연과 지속 대역폭을 바꿉니다.
평균 지연뿐 아니라 긴 꼬리 지연과 작업별 처리량을 확인합니다. 적층으로 연결 거리가 짧아져도 열 밀도와 온도에 따른 데이터 보존·refresh 부담은 남습니다. 높은 대역폭 하나로 전력·신뢰성까지 해결했다고 판단할 수 없습니다.
원 그림의 시점과 새 제품을 구분합니다
출판사 온라인 게재일은 2020년 7월 31일이고, PDF에는 2021년 저작권 표기가 있습니다. 그림의 DDR3/4·LPDDR3/4·GDDR5·HBM·HMC 사례를 2026년 최신 제품 사양표로 읽지 않습니다. 이 글은 원 그림을 복제하지 않은 자체 설명이며, 실기 측정이나 데이터시트 검증을 대신하지 않습니다.