Documentation/devicetree/bindings/clock/st/st,clkgen-pll.txt GitHub 원문 ↗

Linux 6.18.37 · Devicetree Bindings

ST Clockgen PLL

Parent Clockgen register 영역을 공유하는 ST PLL child 바인딩입니다.

Source pathDocumentation/devicetree/bindings/clock/st/st,clkgen-pll.txt
Source versionLinux v6.18.37
TranslationDUJINLABS 전문 번역 + 해설

요약·해설, 영어 원문, 전체 번역을 구분해 실었습니다. API 이름, 코드 심벌, 소스 경로는 원문 표기를 유지합니다.

1. 요약·해설

원문의 핵심 내용을 정리하고 커널 프로그래밍에 필요한 설명을 덧붙였습니다. 아래의 전체 번역과는 별도로 작성한 해설입니다.

요약과 해설

st,clkgen-pll.txt:1-40

PLL0, PLL1, A9 PLL compatible과 1-cell output 예제를 설명합니다.

2. 영어 원문 전체

번역에 사용한 Linux v6.18.37 원문입니다. 줄 번호는 해당 버전의 소스 파일을 기준으로 합니다.

원문 전체 펼치기
1 Binding for a ST pll clock driver.
2
3 This binding uses the common clock binding[1].
4 Base address is located to the parent node. See clock binding[2]
5
6 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
7 [2] Documentation/devicetree/bindings/clock/st/st,clkgen.txt
8
9 Required properties:
10
11 - compatible : shall be:
12 "st,clkgen-pll0"
13 "st,clkgen-pll0-a0"
14 "st,clkgen-pll0-c0"
15 "st,clkgen-pll1"
16 "st,clkgen-pll1-c0"
17 "st,stih407-clkgen-plla9"
18 "st,stih418-clkgen-plla9"
19
20 - #clock-cells : From common clock binding; shall be set to 1.
21
22 - clocks : From common clock binding
23
24 - clock-output-names : From common clock binding.
25
26 Example:
27
28 clockgen-a9@92b0000 {
29 compatible = "st,clkgen-c32";
30 reg = <0x92b0000 0xffff>;
31
32 clockgen_a9_pll: clockgen-a9-pll {
33 #clock-cells = <1>;
34 compatible = "st,stih407-clkgen-plla9";
35
36 clocks = <&clk_sysin>;
37
38 clock-output-names = "clockgen-a9-pll-odf";
39 };
40 };
41

3. 한국어 전문 번역

영어 원문의 문단 순서와 의미에 맞춰 전체 내용을 번역했습니다. 코드, 함수명, 코드 심벌, URL은 원문 표기를 유지합니다.

ST Clockgen PLL 속성

1-25

ST PLL clock driver 바인딩입니다. Base address는 이 child node가 아니라 parent Clockgen node에 있으며 `Documentation/devicetree/bindings/clock/st/st,clkgen.txt`를 따릅니다.

`compatible`은 `st,clkgen-pll0`, `st,clkgen-pll0-a0`, `st,clkgen-pll0-c0`, `st,clkgen-pll1`, `st,clkgen-pll1-c0`, `st,stih407-clkgen-plla9`, `st,stih418-clkgen-plla9` 중 hardware에 맞는 값을 사용합니다.

공통 clock 바인딩에 따라 `#clock-cells`는 1이며, `clocks`로 input parent를 지정하고 `clock-output-names`로 output 이름을 제공합니다.

ST PLL compatible families
Familycompatible
PLL0st,clkgen-pll0 / -a0 / -c0
PLL1st,clkgen-pll1 / -c0
A9 PLLst,stih407-clkgen-plla9 / st,stih418-clkgen-plla9

일반 Clockgen PLL과 A9 전용 PLL compatible을 구분합니다.

A9 PLL 예제

26-40

예제에서는 parent `clockgen-a9@92b0000`가 공통 register 영역을 소유합니다. Child `clockgen_a9_pll`은 `clk_sysin`을 input으로 받고 1-cell output `clockgen-a9-pll-odf`를 제공합니다.

clockgen-a9@92b0000 {
        compatible = "st,clkgen-c32";
        reg = <0x92b0000 0xffff>;

        clockgen_a9_pll: clockgen-a9-pll {
                #clock-cells = <1>;
                compatible = "st,stih407-clkgen-plla9";

                clocks = <&clk_sysin>;

                clock-output-names = "clockgen-a9-pll-odf";
        };
};