Part 1
요약·해설
공식 원문 289줄과 property 24행을 전수 대조해 MIO/EMIO bank topology·required MMIO/IRQ·container boundary 제약을 보존했습니다.
xlnx,ps-gpio
Xilinx
24 rows
Zynq/ZynqMP MIO/EMIO parent controller + required IRQ
Part 2
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D654EF7010CAA408108F0B5A0F9F9DAF451622B5C87AFC7E018CBEEE9C6BB7FD
:orphan:
.. raw:: html
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<style>.wy-nav-content { max-width: none; !important }</style>
.. dtcompatible:: xlnx,ps-gpio
.. _dtbinding_xlnx_ps_gpio:
xlnx,ps-gpio
############
Vendor: :ref:`Xilinx <dt_vendor_xlnx>`
Description
***********
.. code-block:: none
Xilinx Zynq-7000/ZynqMP MIO/EMIO GPIO controller node.
This GPIO controller is contained in both the Xilinx Zynq-7000 and
ZynqMP (UltraScale) SoCs. It interfaces both I/O pins of the SoC,
which can be mapped in the system design tools (MIO pins), or SoC-
internal signals between the processor system and the programmable
logic part of the SoC (EMIO pins).
It is organized in banks, where the number of banks and total number
of available GPIO pins differs between the two SoC families:
Zynq-7000 (comp. Zynq-7000 TRM, chap. 14.1.2, p. 381):
* Bank 0: MIO pins [31:00]
* Bank 1: MIO pins [53:32] (total: 54 MIO pins)
* Bank 2: EMIO pins [31:00]
* Bank 3: EMIO pins [63:32] (total: 64 EMIO pins)
ZynqMP (UltraScale) (comp. Ultrascale TRM, chap. 27, p. 769):
* Bank 0: MIO pins [25:00]
* Bank 1: MIO pins [51:26]
* Bank 2: MIO pins [77:52] (total: 78 MIO pins, 26 per bank)
* Bank 3: EMIO pins [31:00]
* Bank 4: EMIO pins [63:32]
* Bank 5: EMIO pins [95:64] (total: 96 EMIO pins)
The controller is interrupt-capable. Certain pins both in the Zynq-
7000 and the ZynqMP are reserved or at least limited regarding their
direction.
Properties
**********
.. tabs::
.. group-tab:: Node specific properties
Properties not inherited from the base binding file.
(None)
.. group-tab:: Deprecated node specific properties
Deprecated properties not inherited from the base binding file.
(None)
.. group-tab:: Base properties
Properties inherited from the base binding file, which defines
common properties that may be set on many nodes. Not all of these
may apply to the "xlnx,ps-gpio" compatible.
.. list-table::
:widths: 1 1 4
:header-rows: 1
* - Name
- Type
- Details
* - ``wakeup-source``
- ``boolean``
- .. code-block:: none
Property to identify that a device can be used as wake up source.
When this property is provided a specific flag is set into the
device that tells the system that the device is capable of
wake up the system.
Wake up capable devices are disabled (interruptions will not wake up
the system) by default but they can be enabled at runtime if necessary.
* - ``power-domain``
- ``phandle``
- .. code-block:: none
Power domain the device belongs to.
The device will be notified when the power domain it belongs to is either
suspended or resumed.
* - ``zephyr,pm-device-runtime-auto``
- ``boolean``
- .. code-block:: none
Automatically configure the device for runtime power management after the
init function runs.
* - ``zephyr,disabling-power-states``
- ``phandles``
- .. code-block:: none
List of power states that will disable this device power.
* - ``status``
- ``string``
- .. code-block:: none
indicates the operational status of a device
Legal values: ``'ok'``, ``'okay'``, ``'disabled'``, ``'reserved'``, ``'fail'``, ``'fail-sss'``
See :ref:`dt-important-props` for more information.
* - ``compatible``
- ``string-array``
- .. code-block:: none
compatible strings
This property is **required**.
See :ref:`dt-important-props` for more information.
* - ``reg``
- ``array``
- .. code-block:: none
register space
This property is **required**.
See :ref:`dt-important-props` for more information.
* - ``reg-names``
- ``string-array``
- .. code-block:: none
name of each register space
* - ``interrupts``
- ``array``
- .. code-block:: none
interrupts for device
This property is **required**.
See :ref:`dt-important-props` for more information.
* - ``interrupts-extended``
- ``compound``
- .. code-block:: none
extended interrupt specifier for device
* - ``interrupt-names``
- ``string-array``
- .. code-block:: none
name of each interrupt
* - ``interrupt-parent``
- ``phandle``
- .. code-block:: none
phandle to interrupt controller node
* - ``label``
- ``string``
- .. code-block:: none
Human readable string describing the device (used as device_get_binding() argument)
See :ref:`dt-important-props` for more information.
This property is **deprecated**.
* - ``clocks``
- ``phandle-array``
- .. code-block:: none
Clock gate information
* - ``clock-names``
- ``string-array``
- .. code-block:: none
name of each clock
* - ``#address-cells``
- ``int``
- .. code-block:: none
number of address cells in reg property
* - ``#size-cells``
- ``int``
- .. code-block:: none
number of size cells in reg property
* - ``dmas``
- ``phandle-array``
- .. code-block:: none
DMA channels specifiers
* - ``dma-names``
- ``string-array``
- .. code-block:: none
Provided names of DMA channel specifiers
* - ``io-channels``
- ``phandle-array``
- .. code-block:: none
IO channels specifiers
* - ``io-channel-names``
- ``string-array``
- .. code-block:: none
Provided names of IO channel specifiers
* - ``mboxes``
- ``phandle-array``
- .. code-block:: none
mailbox / IPM channels specifiers
* - ``mbox-names``
- ``string-array``
- .. code-block:: none
Provided names of mailbox / IPM channel specifiers
* - ``zephyr,deferred-init``
- ``boolean``
- .. code-block:: none
Do not initialize device automatically on boot. Device should be manually
initialized using device_init().
Part 3
한국어 전문 번역
xlnx,ps-gpio
Vendor: Xilinx
공식 설명
Xilinx Zynq-7000/ZynqMP MIO/EMIO GPIO controller node.
This GPIO controller is contained in both the Xilinx Zynq-7000 and
ZynqMP (UltraScale) SoCs. It interfaces both I/O pins of the SoC,
which can be mapped in the system design tools (MIO pins), or SoC-
internal signals between the processor system and the programmable
logic part of the SoC (EMIO pins).
It is organized in banks, where the number of banks and total number
of available GPIO pins differs between the two SoC families:
Zynq-7000 (comp. Zynq-7000 TRM, chap. 14.1.2, p. 381):
* Bank 0: MIO pins [31:00]
* Bank 1: MIO pins [53:32] (total: 54 MIO pins)
* Bank 2: EMIO pins [31:00]
* Bank 3: EMIO pins [63:32] (total: 64 EMIO pins)
ZynqMP (UltraScale) (comp. Ultrascale TRM, chap. 27, p. 769):
* Bank 0: MIO pins [25:00]
* Bank 1: MIO pins [51:26]
* Bank 2: MIO pins [77:52] (total: 78 MIO pins, 26 per bank)
* Bank 3: EMIO pins [31:00]
* Bank 4: EMIO pins [63:32]
* Bank 5: EMIO pins [95:64] (total: 96 EMIO pins)
The controller is interrupt-capable. Certain pins both in the Zynq-
7000 and the ZynqMP are reserved or at least limited regarding their
direction.MIO와 EMIO를 묶는 상위 controller
MIO는 system design tool에서 SoC I/O pin에 연결하고, EMIO는 Processor System과 programmable logic 사이의 내부 신호에 연결합니다. Zynq-7000과 ZynqMP는 bank 수와 pin 범위가 다릅니다.
| Family | Bank | 영역 | Pin 범위 | 수 |
|---|---|---|---|---|
| Zynq-7000 | 0 | MIO | 31:00 | 32 |
| Zynq-7000 | 1 | MIO | 53:32 | 22 |
| Zynq-7000 | 2 | EMIO | 31:00 | 32 |
| Zynq-7000 | 3 | EMIO | 63:32 | 32 |
| ZynqMP | 0 | MIO | 25:00 | 26 |
| ZynqMP | 1 | MIO | 51:26 | 26 |
| ZynqMP | 2 | MIO | 77:52 | 26 |
| ZynqMP | 3 | EMIO | 31:00 | 32 |
| ZynqMP | 4 | EMIO | 63:32 | 32 |
| ZynqMP | 5 | EMIO | 95:64 | 32 |
Zynq-7000은 MIO 54개와 EMIO 64개, ZynqMP는 bank당 26개인 MIO 78개와 EMIO 96개를 제공합니다. Controller는 interrupt-capable이며 일부 pin은 예약됐거나 방향이 제한될 수 있습니다.
이 상위 page 자체에는 gpio-controller, #gpio-cells, ngpios, GPIO hog가 없습니다. Base compatible·reg·interrupts만 필수이고 실제 line 제공은 xlnx,ps-gpio-bank child가 담당합니다.
속성 전체 번역
공식 page에는 node-specific·child property가 없고 base property 24개만 있습니다.
Base binding property · 24개
공통 기본 바인딩에서 상속한 속성입니다. 이 compatible에서 사용하지 않는 속성도 공식 참조 문서에 실려 있으면 함께 표시합니다.
| 이름 | 형식 | 설명과 제약 |
|---|---|---|
wakeup-source | boolean | 이 장치를 시스템 깨우기에 사용할 수 있음을 나타냅니다. 이 속성이 있으면 깨우기 지원 플래그가 설정됩니다. 기본 상태에서는 장치의 인터럽트로 시스템을 깨우지 않으며, 실행 중에 깨우기 기능을 활성화할 수 있습니다. |
power-domain | phandle | 장치가 속한 전원 도메인의 phandle입니다. 해당 전원 도메인이 일시 중단되거나 다시 동작하면 장치에 알림이 전달됩니다. |
zephyr,pm-device-runtime-auto | boolean | 초기화 함수 실행 후 장치의 런타임 전원 관리를 자동으로 설정합니다. |
zephyr,disabling-power-states | phandles | 이 장치의 전원이 꺼지는 전원 상태 목록입니다. |
status | string | 장치의 동작 상태를 나타냅니다. 허용값: 'ok', 'okay', 'disabled', 'reserved', 'fail', 'fail-sss' |
compatible | string-array | 이 노드에 적용할 바인딩과 드라이버를 식별하는 compatible 문자열 목록입니다. 필수 |
reg | array | 장치 레지스터의 주소 범위를 지정합니다. 필수 |
reg-names | string-array | 각 register space의 이름입니다. |
interrupts | array | 장치에서 사용하는 인터럽트를 지정하는 목록입니다. 필수 |
interrupts-extended | compound | 인터럽트 컨트롤러의 phandle을 함께 지정하는 확장 형식의 인터럽트 명세입니다. |
interrupt-names | string-array | 각 interrupt의 이름입니다. |
interrupt-parent | phandle | 인터럽트 컨트롤러 노드를 가리키는 phandle입니다. |
label | string | 사람이 장치를 알아볼 수 있도록 붙이는 이름입니다. 과거에는 device_get_binding()의 인자로 사용했습니다. 사용 중단됨 |
clocks | phandle-array | 클록 게이트 또는 클록 공급원을 지정하는 phandle 배열입니다. |
clock-names | string-array | 각 clock의 이름입니다. |
#address-cells | int | 하위 노드의 reg 속성에서 주소를 나타내는 데 쓰는 셀 수입니다. |
#size-cells | int | 하위 노드의 reg 속성에서 크기를 나타내는 데 쓰는 셀 수입니다. |
dmas | phandle-array | DMA 채널을 지정하는 phandle 배열입니다. |
dma-names | string-array | 지정한 DMA 채널의 이름입니다. |
io-channels | phandle-array | I/O 채널을 지정하는 phandle 배열입니다. |
io-channel-names | string-array | 지정한 I/O 채널의 이름입니다. |
mboxes | phandle-array | 메일박스/IPM 채널을 지정하는 phandle 배열입니다. |
mbox-names | string-array | 지정한 메일박스/IPM 채널의 이름입니다. |
zephyr,deferred-init | boolean | 부팅할 때 장치를 자동으로 초기화하지 않습니다. 이후 device_init()를 호출해 직접 초기화해야 합니다. |
Source
출처
영어 원문에는 문단, 문서 지시문, 표, 코드, 코드 심벌, 경로를 그대로 보존했습니다.