먼저 알아둘 용어
디커플링(decoupling)·전류 루프(loop) — 디커플링 커패시터는 IC의 빠른 전류 요구를 가까이에서 돕고 전원 변동을 줄입니다. 전류 루프는 커패시터에서 IC로 가고 접지를 거쳐 다시 돌아오는 전체 경로입니다.
비아(via)·ESR(Equivalent Series Resistance)·ESL(Equivalent Series Inductance) — 비아는 층 사이를 잇는 도금 연결입니다. ESR과 ESL은 커패시터 및 연결에 존재하는 등가 직렬 저항·인덕턴스(inductance)입니다. 높은 주파수에서는 용량값뿐 아니라 이 연결 성분도 중요합니다.
노드(node)·직렬·병렬 — 노드는 전기적으로 같은 연결점입니다. 두 부품이 같은 두 노드를 공유하면 병렬이며, 외형상 포개졌거나 나란히 있다는 사실만으로 회로 연결을 판단할 수 없습니다.
실장 인덕턴스(inductance) — 커패시터 내부뿐 아니라 패드(pad)·연결 동박·비아가 더하는 인덕턴스입니다. 비아 지름·수와 전원·귀환의 상대 위치를 함께 검토합니다.
전류가 급격히 늘면 짧은 배선에서도 전압이 떨어질 수 있습니다
IC가 내부 회로를 한꺼번에 전환하면 짧은 순간에 전류 요구량이 늘어납니다. 전원 공급기의 표시가 3.3 V로 안정되어 있어도 IC 핀에서 같은 전압이 유지된다는 뜻은 아닙니다. 전원과 귀환 배선에는 전류의 급격한 변화를 방해하는 인덕턴스가 있기 때문입니다.
인덕턴스를 L, 그 경로의 전류를 i, 시간을 t라고 하면 인덕턴스 양단 전압은 v_L = L·di/dt입니다. di/dt는 전류가 얼마나 빠르게 변하는지를 뜻합니다. L의 단위는 H(헨리), 전류는 A, 시간은 s, 전압은 V입니다. 전류가 증가할 때 이 전압 때문에 부하 쪽 전압이 순간적으로 낮아질 수 있습니다.
설명용으로 경로의 인덕턴스를 10 nH, 전류 증가량을 50 mA, 증가 시간을 1 ns로 가정해 보겠습니다. nH는 10⁻⁹ H, mA는 10⁻³ A, ns는 10⁻⁹ s입니다. 이 경로에 필요한 순간 전압은 10×10⁻⁹ × 0.050/(1×10⁻⁹) = 0.5 V입니다. 같은 전류가 10 ns에 걸쳐 증가하면 이 단순 계산은 0.05 V가 됩니다. 평균 소비 전류뿐 아니라 전류가 변하는 빠르기도 확인해야 하는 이유입니다. 실제 IC 핀 전압은 전체 전원망의 저항·인덕턴스·커패시터와 부하에 따라 결정되며, 이 계산은 특정 보드의 측정 결과가 아닙니다.
같은 전류 변화에서 배치 두 가지를 비교할 때도 이 식을 쓸 수 있습니다. 설명용으로 전류 변화율을 0.026 A/ns로 고정하고 경로 인덕턴스만 32 nH와 2.5 nH로 가정하면, 인덕턴스 양단 전압의 크기는 각각 0.832 V와 0.065 V입니다. 이 수치는 인덕턴스의 차이가 빠른 전류 공급에 얼마나 영향을 줄 수 있는지 보여 주는 단순 계산입니다.
다만 32 mm 배선은 32 nH, 2.5 mm 배선은 2.5 nH라고 길이만으로 환산할 수는 없습니다. 선폭·기준면까지의 거리·귀환 위치·비아가 함께 결정하기 때문입니다. 실제 배치의 인덕턴스를 검토하고, 같은 부하 동작에서 IC 핀의 최소 전압을 비교해야 합니다. 브라운아웃(brownout)은 공급 전압이 낮아졌을 때 감지하는 상태이며, 어느 전압에서 리셋되는지는 해당 IC의 설정과 규격을 따릅니다.
가까운 커패시터가 먼저 전류를 공급하고 전원이 다시 충전합니다
전원이 켜져 있는 동안 디커플링 커패시터에는 전하가 저장됩니다. 부하 전류가 급증하면 이 커패시터가 짧은 경로로 부족한 전류를 공급합니다. 이후 공급 경로의 전류가 증가해 부하를 맡고 커패시터도 다시 충전합니다. 이렇게 나누어 공급하면 빠른 전류 변화가 긴 전원 배선에 전부 걸리는 것을 줄일 수 있습니다.
커패시터의 양극 단자로 들어가는 전류를 i_C, 양단 전압을 v_C, 용량을 C라고 정하면 i_C = C·dv_C/dt입니다. 커패시터가 부하로 전류를 내보내는 동안에는 저장 전하와 전압이 줄어듭니다. 따라서 커패시터는 전압을 무한히 고정하는 전원이 아닙니다.
커패시터가 혼자 공급하는 전류가 일정하다고 단순화하면 전압 감소량의 크기는 ΔV = I·Δt/C입니다. 예를 들어 이상적인 100 nF가 50 mA를 20 ns 동안 공급하면 감소량은 0.01 V, 즉 10 mV입니다. Δt는 공급 시간, I는 커패시터가 맡은 전류이고 nF는 10⁻⁹ F입니다. 이 계산에는 ESR·ESL과 연결 배선의 영향이 빠져 있습니다. 전하량 계산이 작게 나와도 연결 인덕턴스가 크면 빠른 순간의 전압 변동이 클 수 있습니다.
따라서 순간적으로 뾰족한 전압 변화는 연결 경로와 ESR·ESL을, 더 오래 지속되는 전압 처짐은 필요한 전하량과 공급기의 응답도 함께 살펴봅니다. 전압이 IC의 동작 범위나 리셋 감지 조건을 벗어나는지는 해당 부품의 사양으로 판단합니다. ‘몇 mm 이내’라는 거리 하나보다 다음과 같이 전원과 귀환을 합친 경로를 비교하는 편이 정확합니다.
긴 전지 리드에서는 기판 입력과 IC 근처를 나누어 봅니다
전지 홀더가 기판 밖에 있고 전원선과 귀환선이 길면, 부하가 바뀌는 순간 전지 단자와 기판 입력의 전압이 다를 수 있습니다. 두 선의 저항과 인덕턴스가 영향을 주기 때문입니다. 기판의 전원 입력점에서 두 전원선 사이에 둘 바이패스 커패시터를 검토하고, IC 전원 핀 근처의 디커플링도 별도로 유지합니다. 커패시터를 전지 쪽에만 두면 긴 리드가 여전히 커패시터와 부하 사이에 남습니다.
용량은 전지 종류, 부하의 전류 변화, 전선·커넥터 경로, 허용 전압 변동에 맞춰 정합니다. 커패시터의 전압·온도 정격과 실제 전압에서 남는 용량, 전원 인가 때의 돌입 전류도 확인합니다. 옛 자료의 6인치·0.1 µF 같은 예를 모든 전지 회로의 기준으로 사용하지 않습니다. 같은 부하 동작에서 기판 입력과 문제가 되는 IC 핀의 전압을 각각 비교해야 입력점 보강과 국소 디커플링의 효과를 구분할 수 있습니다.
앞면과 뒷면을 같은 루프 기준으로 비교합니다
먼저 커패시터가 어느 IC 전원 핀(pin)에 연결되는지 확인하고 짧고 직접적인 전원·접지 연결을 만듭니다. 앞면에서 먼 우회가 필요한 경우 뒷면 배치도 후보가 됩니다. 이때 몸체 중심 거리만 줄이지 말고 층 전환 비아와 기판을 통과하는 연결, 실제 귀환까지 포함해 비교합니다.
뒷면에 부품을 놓을 수 있는 조립 공정인지, 케이스·스페이서·다른 부품과 간섭이 없는지 확인합니다. 뒷면 배치가 언제나 더 우수한 것은 아닙니다. 커패시터의 양쪽 패드에서 시작해 IC와 돌아오는 경로를 실제 적층 위에서 추적합니다.
짧은 전원·귀환 루프는 빠른 전류가 넓은 경로로 퍼지는 것을 줄여 방사 EMI를 낮추는 데도 도움이 될 수 있습니다. 하지만 제품 전체의 방사량이 루프 면적 하나에 항상 정비례하지는 않습니다. 전류의 주파수 성분, 공통 모드 경로, 케이블, 적층과 기준면을 함께 봐야 합니다. 같은 부하에서 IC 핀 전압과 루프 경로를 비교하되, 전압 파형 개선만으로 방사 규격 통과를 주장하지 않습니다. EMI 개선은 같은 조건의 방사 측정으로 확인합니다.
ADI AN-1349의 특정 트랜시버 방사 저감 사례와 AMD UG583의 전원·귀환 루프 설명을 참고합니다. 부품과 기판이 다른 사례의 커패시터 값이나 개선 수치를 그대로 옮기지 않습니다.
용량을 늘리기 전에 핀 전압과 연결을 확인합니다
멀리 있는 큰 커패시터가 가까운 작은 커패시터의 빠른 전류 공급을 항상 대신하지는 못합니다. 실제 커패시터에는 ESR·ESL이 있어 주파수별 역할이 달라집니다. 여러 용량을 병렬로 놓는 방식도 자동 처방이 아니며 대상 IC 요구와 전원망의 응답을 함께 검토합니다.
커패시터 몸체 크기를 바꾸면 내부 전류 경로의 길이와 단자 형상도 달라질 수 있습니다. 작은 패키지가 높은 주파수에서 유리한 경우가 있지만, 크기 코드만 보고 한 부품의 등가 직렬 인덕턴스(ESL)가 다른 부품보다 반드시 작다고 판단하지 않습니다. 전류 경로를 바꾼 저ESL 구조의 부품도 있고, 패드·비아·귀환면이 더하는 실장 인덕턴스도 달라집니다. 대체 후보를 정할 때는 정확한 부품 번호의 임피던스-주파수 특성과 실제 기판의 연결을 함께 비교합니다.
가까이 배치했는데도 리셋(reset)이 반복된다면 부품을 더 붙이기 전에 실제 IC 전원 핀과 가까운 귀환점에서 같은 동작의 전압을 확인합니다. 공급 전압 강하, 연결 손실, 루프 문제를 나누고, 변경 전후의 최소 전압·변동·기능을 비교합니다.
여러 전원 핀을 큰 커패시터 하나로 묶어 처리하지 않습니다
IC에 전원 핀이 여러 개 있다면 각 핀과 가까운 귀환 핀, 전원 영역을 먼저 구분합니다. 한쪽에 큰 벌크 커패시터를 달았다고 반대쪽 전원 핀까지 짧은 루프가 생기는 것은 아닙니다. 해당 부품이 요구하는 각 핀의 커패시터를 배치하고, 커넥터 쪽에서 더 긴 시간의 전류 변화를 맡는 벌크 커패시터와 역할을 나눕니다. 서로 다른 전원 핀을 편의상 같은 전압에 연결하지 않습니다.
X5R·X7R 같은 유전체 표기만으로 실제 용량이 충분하다고 판단하지 않습니다. 이는 온도에 따른 용량 변화 범위 등을 구분하는 표기이며, 같은 표기라도 직류 전압에 따른 감소량은 부품 번호마다 다릅니다. 사용 전압·온도에서 남는 용량과 실제 연결 경로를 확인합니다.
용량을 늘렸다면 전원을 처음 켜는 순간도 다시 봅니다
전압 처짐을 줄이려고 출력 커패시터를 크게 바꾼 뒤 부팅이 불안정해질 수 있습니다. 처음에는 그 커패시터도 충전해야 하므로 부하 전류 외에 충전 전류가 필요합니다. 돌입 전류(inrush current)는 전원을 켜는 동안 일시적으로 흐르는 큰 전류입니다. 단순 모델에서 커패시터 전류는 I_C=C·dV/dt입니다. I_C는 충전 전류(A), C는 용량(F), dV/dt는 전압이 시간에 따라 증가하는 속도(V/s)입니다.
설명용으로 5 V까지 10 ms 동안 일정하게 올린다면 4,700 µF의 충전 전류는 2.35 A, 10 µF에서는 5 mA입니다. 실제 출력이 반드시 이 속도로 오른다는 뜻은 아닙니다. 전류 제한이 걸리거나 부하가 함께 켜지면 상승 시간이 달라집니다. 큰 용량이 언제나 불안정하고 작은 용량이 언제나 정상이라는 결론도 낼 수 없습니다.
레귤레이터가 허용하는 출력 용량·ESR 범위를 먼저 확인한 뒤, 같은 입력과 부하에서 기동 전압의 상승·정체·재시작 여부를 비교합니다. 소프트 스타트(soft start)는 기동 때 전압이나 전류가 급격하게 증가하지 않도록 제어하는 기능입니다. 이 기능의 유무와 설정도 기록합니다. 정상 운전의 부하 과도 응답과 전원 재투입은 별도로 시험해야 합니다.
기동 전류와 보호회로의 차단 판단을 함께 기록합니다
커패시터 용량과 전압 상승 시간을 알고 있어도 I_C=C·dV/dt만으로 기동 성공을 정할 수는 없습니다. 같은 순간에 부하도 켜지고, 앞단의 전원·핫스왑 컨트롤러(hot-swap controller)·전자식 차단기가 서로 다른 전류 제한(current limit)과 차단 임계값(trip threshold), 지연 시간을 적용할 수 있기 때문입니다. 핫스왑 컨트롤러는 전원이 살아 있는 입력에 보드를 꽂거나 켤 때 전류와 스위치를 제어하는 회로입니다.
실제 기동 시험에서는 출력 전압의 상승, 입력 전류 파형, 보호회로의 fault·enable 상태를 같은 시간축에 놓고 봅니다. 출력이 멈추거나 되풀이해 켜진다면 어느 시점에 전류 제한 또는 차단 상태가 발생했는지 확인합니다. 커패시터 충전분과 이미 켜진 부하 전류를 분리하고, 부품 사양서의 기동 전류 제한·차단 임계·지연 조건에 대조합니다. 전류 제한을 높이는 수정이 필요하다면 스위칭 소자의 안전 동작 영역(SOA, Safe Operating Area)과 발열도 다시 검토해야 합니다. 차단 원인을 커패시터 크기 하나로 단정하지 않고, 순차 기동과 소프트 스타트 설정을 바꾼 경우에도 같은 파형으로 비교합니다.
서로 다른 용량을 병렬로 넣기 전에 반공진을 확인합니다
10 µF, 1 µF, 0.1 µF를 함께 넣으면 넓은 주파수 대역을 자동으로 보완한다고 생각하기 쉽습니다. 그러나 같은 몸체 크기의 세라믹 커패시터에서는 작은 용량이라고 실장 인덕턴스까지 더 작은 것은 아닙니다. 커패시터의 실제 임피던스 곡선과 각 부품까지의 연결을 함께 봐야 합니다.
큰 용량의 리드형 부품과 작은 세라믹 부품을 함께 쓰는 구성에서는 용량뿐 아니라 리드와 몸체가 만드는 인덕턴스도 서로 달랐습니다. 리드(lead)는 부품에서 밖으로 나온 연결 다리입니다. 이때의 조합을 같은 크기의 표면 실장 MLCC에 그대로 적용하면, 기대했던 고주파 이점이 생기지 않을 수 있습니다.
비교할 때는 저주파의 총 용량도 구분합니다. 10 µF·1 µF·0.1 µF의 명목 합은 11.1 µF이고, 10 µF 세 개의 합은 30 µF입니다. 같은 실장 경로를 가정해도 저장할 수 있는 전하량부터 다르므로 결과 차이를 용량의 ‘다양성’ 하나로 설명할 수 없습니다. 또한 명목 합이 실제 사용 전압에서의 유효 합과 같다는 보장은 없습니다.
자기공진(self-resonance)은 커패시터의 용량과 직렬 인덕턴스의 영향이 상쇄되는 지점입니다. 이를 지난 커패시터는 유도성으로 보일 수 있습니다. 한 가지는 유도성이고 다른 가지는 아직 용량성인 주파수에서 두 가지의 전류가 상쇄되면, 병렬 전체의 임피던스가 오히려 높아지는 반공진(antiresonance)이 생길 수 있습니다. 부품을 추가했는데 특정 대역의 전원 흔들림이 커지는 이유가 될 수 있습니다.
단순 모델에서 각 가지의 임피던스는 Z = ESR + j[2πfL−1/(2πfC)]입니다. Z는 Ω, f는 Hz, L은 부품과 연결의 인덕턴스(H), C는 실제 용량(F), j는 허수 단위입니다. 두 가지의 병렬값은 Z_parallel = 1/(1/Z1+1/Z2)로 계산합니다. 명목 용량을 더하는 계산만으로 이 봉우리를 예측할 수는 없습니다.
- 해당 IC가 요구하는 최소 용량과 연결 방법을 먼저 유지합니다. 서로 다른 값이라는 이유만으로 필요한 부품을 제거하지 않습니다.
- 사용 전압에서의 실효 용량, ESR·ESL과 패드·비아 경로를 포함해 비교합니다. 작은 몸체의 큰 MLCC(Multilayer Ceramic Capacitor, 적층 세라믹 커패시터)는 직류 전압에 따라 용량이 크게 줄 수 있습니다.
- 기존 구성, 같은 값의 병렬 구성, 다른 값의 병렬 구성을 필요한 주파수 대역에서 비교합니다. 공통으로 공유하는 긴 배선의 인덕턴스는 커패시터 개수를 늘려도 그대로 남을 수 있습니다.
- 불필요한 봉우리가 있다면 연결 인덕턴스 감소, 부품 조합 변경과 적절한 감쇠를 검토합니다. 전원 회로의 안정성·손실·허용 리플 조건도 함께 확인합니다.
- 최종 기판에서 같은 부하 변화의 IC 핀 전압을 비교합니다. 빠른 스파이크와 더 긴 전압 처짐을 나누어, 실제로 줄인 문제가 무엇인지 기록합니다.
한 값으로 통일하는 것도 모든 회로의 정답은 아닙니다. 필요한 전하량, 주파수별 임피던스, 실장 경로와 부품 요구를 만족하는 구성을 선택합니다.
DDR4 training 실패는 단계·설정·전원 파형을 함께 봅니다
메모리 초기화의 training이 간헐적으로 실패하면 배선·타이밍과 함께 같은 부팅 과정의 전원 조건을 확인합니다. 먼저 보드 개정, 메모리 부품, 설정과 실패 단계를 기록합니다. TI DDR 설정 도구 v0.10.32의 지원 플랫폼은 write leveling, read gate, read data eye와 VREF training 등을 구분합니다. 다른 컨트롤러의 단계 이름과 순서는 해당 지침을 따르며, 실패 메시지 하나로 반공진을 원인으로 확정하지 않습니다.
전원 무결성이 의심되면 관련 부하 가까이의 접근 가능한 측정점과 귀환점을 정해 기동·training 시각의 전압을 기록합니다. 회로도에서 VDDQ·VPP·VTT·기준 전원 등 실제 전원망과 측정 대상을 구분합니다. TI TPS65295의 출력 구분도 각 출력을 같은 전원으로 취급하지 않음을 보여 줍니다. 프로브 위치·대역폭과 접지 연결도 기록하여 다른 지점의 파형을 그대로 비교하지 않습니다.
TI SPRAC76H의 PDN 분석처럼 허용 전압 변동과 실제 부하 과도 조건으로 필요한 임피던스를 검토합니다. 다른 보드의 mΩ·mV 숫자를 공통 합격선으로 쓰지 않습니다. 전압 파형과 해당 조건의 전류 변화·임피던스를 대응시키고 VREF·종단·신호 경로·설정도 함께 대조합니다. 임피던스 피크 하나나 커패시터 교체 후 한 번의 부팅 성공만으로 인과를 확정하지 말고, 같은 조건의 반복 결과와 달라진 변수를 남깁니다.
배치 변경의 근거를 남깁니다
앞면과 뒷면 후보마다 전원 경로, 귀환 경로, 층 전환, 조립·기구 조건을 표시합니다. 최종 제조 데이터에도 연결이 반영되었는지 확인하고 같은 부하 변화 조건에서 동작을 재검증합니다. 겉보기 거리가 줄어든 것이 실제 전원 성능 개선으로 이어졌는지 확인하는 단계입니다.
디커플링을 추가할 때는 두 끝의 배선을 함께 줄입니다
완성 기판에 커패시터를 보완할 때에는 먼저 해당 IC의 전원과 리턴 노드, 필요한 용량·정격을 확인합니다. 가까워 보이는 핀의 위치나 몸체 마킹만으로 연결을 추정하지 않습니다. 도선은 먼저 성형해 작업 중 부품과 패드를 당기지 않게 준비합니다. 팁(tip)은 인두 끝에서 열을 전달하는 부분이고, 플럭스(flux)는 접합면의 산화물을 제거해 솔더가 잘 퍼지도록 돕는 재료입니다. 이웃 핀에 닿지 않는 가는 팁을 쓰되, 접합부에 필요한 열을 전달할 수 있는 크기를 고릅니다. 작업 전에는 팁의 산화물과 과잉 납을 정리합니다.
전원을 끄고 필요한 방전을 마친 상태에서 다음 순서로 작업합니다.
- 연결할 두 노드를 회로도와 실제 기판에서 확인하고 도선과 커패시터의 자리를 잡습니다. 가는 선을 이미 붙어 있는 핀에 걸어 당기며 구부리지 않습니다.
- 필요한 곳에 플럭스를 바르고 첫 도선을 접합합니다. 커패시터를 핀셋으로 지지한 채 한쪽 단자를 고정한 다음, 솔더가 굳고 위치가 유지되는지 확인합니다.
- 다른 단자에서 두 번째 노드까지 이어 붙입니다. 두 번째 접합부를 가열하는 동안 첫 번째 연결을 잡아당기거나 부품을 비틀지 않습니다.
- 남은 도선 끝을 정리할 때는 잘린 조각이 기판에 남지 않게 잡고 자릅니다. 절단 힘이 작은 접합부에 그대로 걸리지 않게 지지합니다. 식은 뒤 재료에 맞게 플럭스를 세정하고, 확대해서 도선 조각·납 브리지와 인접 핀 사이 간격을 확인합니다. 납 브리지(solder bridge)는 원래 분리되어야 할 두 단자가 납으로 이어진 상태입니다.
전원 쪽 도선만 짧게 해도 리턴 쪽이 길면 전체 루프가 길어질 수 있습니다. 가는 점퍼(jumper)선에도 인덕턴스가 있으므로 추가한 커패시터가 원하는 주파수에서 효과를 내는지 실제 같은 부하·측정 조건에서 비교합니다. 냉각·세정 뒤 주변 핀과의 단락, 움직일 때 접촉 가능성과 기계적 고정을 확인합니다. 선으로 연결했다고 해서 노이즈가 줄어든다는 보장은 없습니다.
저항이나 커패시터를 포개어 접합한 구조를 검사할 때에도 물리적 높이보다 각 단자가 연결된 노드를 먼저 그립니다. 두 단자가 같은 두 노드를 공유하는지, 한 중간 노드로 이어지고 다른 분기가 있는지 확인해야 병렬·직렬 관계를 판단할 수 있습니다. 가려진 연결은 회로도와 전원 차단 상태의 연결 검사로 확인하며, 임시 적층 구조를 검증 없이 장기 사용에 적합한 것으로 판단하지 않습니다.
BGA의 위아래 선택은 실제 전원층까지의 경로로 비교합니다
BGA(Ball Grid Array) 뒤쪽 커패시터 배치를 검토할 때는 해당 보드(board)의 전원층 위치, 연결용 비아, 커패시터 단자에서 전원층까지 이어지는 경로를 함께 확인합니다. 기판 뒷면에 있다는 이유만으로 전원층과 가깝다고 볼 수는 없습니다. 아래쪽 전원층을 쓰는 예시의 위치를 다른 적층에 그대로 옮기지 않고 부품 단자부터 실제 전원·귀환 연결까지의 경로로 비교합니다.
양 끝 바깥쪽 비아를 패드 옆으로 옮기는 안을 비교합니다
전원–접지 사이 두 단자 커패시터에서 각 패드의 실제 넷(net)을 표시합니다. 양 끝 바깥으로 뻗은 전원·접지 비아를 패드 측면으로 옮겨 두 경로를 가깝게 만들 수 있는지 비교합니다. 가까워진 비아를 길고 가는 우회 배선으로 연결하면 중심 거리만 줄어도 전체 실장 경로는 개선되지 않을 수 있습니다. 두 넷을 단락시키라는 뜻은 아닙니다.
단면에서 각 비아의 연결층과 부하까지 경로를 확인하고 드릴(drill)·패드·마스크(mask)·실장 여유를 유지합니다. 패드 안으로 홀을 옮기는 변경은 일반 측면 배치와 구분하여 충전·평탄화 등 필요한 제조 조건을 별도로 확인합니다.
지름·개수·전원과 귀환 사이 간격을 별도 변수로 둡니다
비아를 키우는 안과 원래 지름에서 간격을 줄이는 안을 따로 만듭니다. 치수 표기에서 중심 간 거리와 패드 가장자리 여유를 구분합니다. 지름 20 mil 패드 두 개의 가장자리 여유가 8~12 mil이면 중심 간격을 8~12 mil로 입력할 수는 없습니다. 다른 구조의 nH 결과를 공통값으로 사용하지 않고 실제 단면·귀환·추출 조건으로 비교합니다.
전원 비아 여러 개를 한쪽, 접지 비아 여러 개를 반대쪽에 몰아놓았다면 총수뿐 아니라 가까운 전원–귀환 쌍을 확인합니다. P–G–P–G처럼 번갈아 배치하는 후보에서도 각 넷의 필요한 비아 수와 전류 용량을 유지합니다. 점 개수를 맞추려고 기존 전원 비아 일부를 접지로 바꾸지 않습니다. 전류 경로·안티패드(antipad)·다른 면까지 대조합니다.
마주 보는 전원면과 접지면에도 정전용량이 생깁니다
절연층을 사이에 둔 넓은 전원면과 접지면은 두 전극처럼 작용합니다. 평행판 근사에서 정전용량 C = ε₀·ε_r·A/d입니다. ε₀는 진공 유전율 약 8.854×10⁻¹² F/m, ε_r은 절연 재료의 상대 유전율, A는 겹치는 면적(m²), d는 두 구리 면 사이의 거리(m)입니다. 면적이 넓거나 거리가 짧을수록 용량이 커집니다.
설명용으로 ε_r=4, A=1 in²=6.4516×10⁻⁴ m², d=0.1 mm라면 약 228 pF입니다. 같은 조건에서 10 in²가 겹치면 약 2.28 nF이며, d가 약 0.076 mm일 때 1 in²당 약 300 pF가 됩니다. 따라서 ‘면적당 300 pF’를 적층과 무관한 상수로 쓰면 안 됩니다. 실제 재료, 층간 거리와 구리의 겹침을 대입합니다.
이 분산된 용량은 짧은 고주파 전류 경로를 만드는 데 도움이 될 수 있습니다. 하지만 인덕턴스가 0이 되는 것은 아니며 면의 크기·접속 위치에 따른 공진도 있습니다. ‘100 MHz부터는 무조건 전원면이 담당한다’는 경계도 없습니다. 핀까지의 연결과 전원망 임피던스를 함께 확인하고, 면간 용량이 있다는 이유로 필요한 개별 커패시터를 제거하지 않습니다. 전원이 꺼진 상태의 도통 검사만으로 고주파 연결이 적절한지 판단할 수도 없습니다.
전원면의 필요성은 전류와 허용 전압 변화로 판단합니다
전원을 넓은 면으로 공급하면 연결이 편리하지만 모든 보드에 별도의 전원면이 필수라는 뜻은 아닙니다. LearnEMC의 전원면 없는 디커플링 설명처럼 배선으로 전원을 공급하는 경우도 국부 커패시터와 짧은 전원·귀환 왕복 경로를 함께 확보해야 합니다. DC 전류에 따른 전압 강하와 빠른 부하 변화에 따른 핀 전압 변동은 별도로 평가합니다. 낮은 DC 저항만으로 필요한 주파수 대역의 전원망이 검증되지는 않습니다.
계산 예로 구리 비저항을 20°C에서 1.72×10⁻⁸ Ω·m, 길이를 2 in, 폭을 6 mil, 두께를 35 µm로 가정하면 R=ρL/(wt)≈0.164 Ω입니다. 100 mA 정전류에서 한 가닥의 강하는 약 16.4 mV입니다. 귀환·비아·접점 저항, 온도 상승과 과도 전류를 제외한 예이지 실제 보드에서 측정한 값이 아닙니다.
JLC04161H-3313 적층표의 L2–L3 코어 두께 1.265 mm와 유전율 4.6을 사용하고 두 면이 4 in × 4 in 전부 겹친다고 가정하면 앞 절의 평행판 식에서 약 332 pF가 나옵니다. 실제 구리 겹침과 공진을 제외한 근사입니다. 작은 값이라는 이유만으로 전원면이 무의미하다거나, 이 용량이 있다는 이유로 개별 커패시터가 필요 없다고 결론 내리지 않습니다.
특히 위 6 mil 예를 ESP32 설계 규칙으로 사용하지 않습니다. Espressif 회로 지침은 단일 공급원의 500 mA 이상 능력, 전원 입구의 10 µF 이상과 디지털 전원 핀 근처의 0.1 µF를 권합니다. ESP32 레이아웃 지침의 4층 예는 주전원 25 mil 이상, VDD3P3 20 mil 이상을 제시합니다. 실제 칩·전원 핀·적층과 부하에 맞춰 검토하며 다른 ESP 계열에 수치를 그대로 적용하지 않습니다.
English summary. Choose power distribution from DC and transient budgets. The resistance and capacitance examples are conditional calculations, not measured board results. They do not override device-specific layout requirements.
적층표에서 각 전원 영역과 짝을 이루는 접지면을 찾습니다
문제가 된 전원 레일(rail)의 구리 영역과 가까운 접지면이 어디에서 겹치는지, 두 면 사이의 절연층 두께가 얼마인지 표시합니다. 여러 전원층이 연속된다면 실제 귀환 구조를 더 살펴보되 층 이름과 개수만으로 결함을 확정하지 않습니다. 평면 사이 거리와 부품 표면에서 그 평면까지의 거리도 다릅니다. 평면쌍을 무조건 적층 중앙에 두는 규칙으로 처리하지 않습니다.
같은 층의 전원 영역 사이 틈, 전원–접지층 사이 두께와 전체 층수는 다른 설계값입니다. 여러 전압 영역의 넷·경계를 표시하고 그 면을 기준으로 쓰는 신호가 경계를 넘는지 확인합니다. 연속 귀환을 유지한다는 이유로 필요한 절연 영역을 연결하지 않습니다.
비아·적층 효과를 비교할 때는 같은 커패시터·부하·측정 조건에서 필요한 대역의 전원망 임피던스(impedance)와 부하가 과도하게 변할 때의 핀 전압을 확인합니다. 함께 바뀐 지름·수·층·길이를 모두 기록하고 하나만의 효과로 단정하지 않습니다.
전력 입력과 제어회로 입력의 디커플링을 구분합니다
스위칭 레귤레이터에서는 큰 전류가 흐르는 전력 입력만이 아니라 내부 제어회로의 전원·감지 입력도 확인합니다. Vishay SiC450/451/453, 문서 77863 Rev. D의 PCB Layout Recommendations는 전력 입력의 세라믹 커패시터 배치와 별도로 VIN 핀 23의 로컬 디커플링을 설명합니다. 이 핀은 내부 LDO와 tON 블록에 연결되며, 입력 전압이 on-time 결정에 영향을 주기 때문입니다.
이는 해당 제품의 핀 기능에 대한 설명입니다. 다른 IC의 23번 핀도 같은 기능이라고 가정하지 않습니다. 실제 부품의 핀 표·권장 회로·레이아웃을 대조해 제어 입력의 커패시터와 기준 접지까지 짧은 경로를 확보하고, 전력 입력 커패시터가 있다는 이유로 이 경로를 생략하지 않습니다. 여기서는 제조사 텍스트를 대조했으며 특정 보드의 파형이나 도면 치수를 측정한 것은 아닙니다.
English summary. Power-stage input decoupling and control-input decoupling are distinct paths. In the cited SiC450/451/453 revision, VIN pin 23 supplies the internal LDO and on-time block. That pin assignment is product-specific.
공급 전압의 처짐과 접지 기준의 흔들림을 나눠 측정합니다
IC가 보는 전원은 같은 위치의 전원 핀과 접지 핀 사이 전압입니다. 외부 기준점에서 잰 전원 핀 전압이 내려가는 현상과, 그 기준점에 대한 IC 접지 핀 전위가 움직이는 현상은 구분해야 합니다. 둘이 동시에 생길 수도 있습니다. 국부 전원은 Vlocal = VDD(외부 기준) − VSS(외부 기준)으로 표현할 수 있으며, 두 항의 기준과 관측 시점을 같게 해야 합니다.
ADI의 ground bounce 설명은 귀환 전류와 루프의 자속 변화가 접지로 부르는 도체에도 전압을 만들 수 있음을 설명합니다. 고정된 단순 인덕턴스 모델의 v = L·di/dt는 크기를 생각하는 출발점이지, 실제 경로·패키지·측정 연결을 생략한 잡음 예측값은 아닙니다. 측정점과 짧은 프로브 귀환, 차동 측정의 허용 공통 모드 범위를 기록하고 접지 클립으로 다른 전위를 단락하지 않습니다. 디커플링 전후에 국부 전원과 기준 전위 변화를 각각 비교합니다. 구리 두께를 늘리거나 접지면을 임의로 자르는 것만으로 해결됐다고 판단하지 않습니다.
English summary. Separate supply-pin droop from ground-pin motion relative to an external reference. Measure the local supply difference with appropriate probe connections; neither a simple inductance formula nor thicker copper establishes the actual noise.
동시 전환의 잡음과 국부 기준 전위를 구분합니다
여러 출력이 함께 전환할 때의 전원·접지 잡음은 동시 스위칭 잡음(SSN, simultaneous switching noise)의 관점에서 살펴볼 수 있습니다. 그중 귀환 경로의 전압 변화로 IC 가까이의 기준 전위가 움직이는 현상을 ground bounce와 연결해 봅니다. 기존의 귀환 인덕턴스 설명에 따라 같은 출력 동작에서 국부 VDD와 VSS의 변화, 두 점 사이의 전압을 구분해 기록합니다. IC의 전원 핀에 가까운 커패시터나 짧은 비아 연결을 제시한 자료가 있다는 것만으로 실제 보드의 SSN이 측정되거나 개선됐다고 주장하지 않습니다.
충전 속도와 충전 경로에서 잃는 총 에너지는 구별합니다
처음 0 V인 이상 커패시터 C를 일정 전압 V의 이상 전원에 저항을 거쳐 연결하고 충분히 기다리는 모델에서는, 전원이 공급한 전하는 CV이고 에너지는 V×CV=CV²입니다. 저장 에너지는 ½CV²이므로 나머지 ½CV²는 저항 경로에서 열로 소모됩니다. 저항값을 늘려 충전을 느리게 해도 이 모델의 최종 총 손실은 같고 피크 전류·시간 분포가 달라집니다. MIT 전력전자 강의의 커패시터 충전 에너지 설명도 공급·저장·손실을 나눕니다.
전원 자체를 0에서 V까지 N개의 같은 전압 단계로 바꾸고 매 단계 충분히 정착시킨다는 별도 이상 모델에서는, 한 단계의 손실이 ½C(V/N)²이므로 총 경로 손실은 ½CV²/N입니다. 예를 들어 C=1 µF, V=5 V라면 한 번에 충전할 때 공급 25 µJ, 저장 12.5 µJ, 경로 손실 12.5 µJ입니다. 이상적인 5단 공급에서는 같은 저장량에 경로 손실 2.5 µJ, 총 공급 15 µJ가 됩니다.
이는 보통 소프트 스타트 핀을 켜면 소비 에너지가 자동으로 1/N이 된다는 뜻이 아닙니다. 단계 전압 생성, 스위치 구동, 보조 전원, 부하가 소비한 에너지와 미정착 손실은 위 모델 밖에 있습니다. 실제 효율은 전체 입력에서 적분한 에너지로 비교하고, 기동 제어의 목적과 소자의 안전 동작 영역을 따로 확인합니다.
A fixed-voltage resistive charge from zero supplies CV² and stores half of it. Ideal fully settled equal voltage steps reduce path loss to CV²/(2N), excluding the cost of generating and switching those supplies. Ordinary soft start does not imply that efficiency result.