서로 다른 직류 전압을 분리하면서 정보 일부도 잃습니다
AC 결합(AC coupling)은 커패시터를 신호 경로에 직렬로 넣어 양쪽의 직류 동작 전압을 분리하는 연결입니다. AC는 교류(alternating current), DC는 직류(direct current)를 뜻합니다. 수신기에는 별도의 바이어스(bias), 즉 신호가 없을 때 유지할 기준 전압이 필요합니다.
커패시터 내부의 두 전극 사이에는 절연체가 있습니다. 정상 동작에서는 전자가 그 절연체를 가로질러 흐르지 않습니다. 한쪽 전극의 전하가 변하면 전기장을 통해 반대쪽 전극의 전하도 재배치되고, 양쪽 외부 회로에는 전류가 흐릅니다.
커패시터 전압을 v_C, 용량을 C, 양극 단자로 들어가는 전류를 i_C라고 하면 i_C = C·dv_C/dt입니다. dv_C/dt는 전압의 시간 변화율입니다. 전압의 단위는 V, 시간은 s, 용량은 F, 전류는 A입니다. 커패시터 양단 전압이 일정해지면 이상적인 커패시터의 전류는 0이 됩니다. 실제 부품에는 작은 누설 전류가 있을 수 있습니다.
예를 들어 2.5 V의 직류 전압에 작은 정현파를 더한 입력을 생각해 보겠습니다. 수신 저항이 접지에 연결된 단순 회로에서는 연결 직후 커패시터가 충전되고, 충분히 시간이 지나면 출력의 직류 성분은 0 V로 돌아갑니다. 이때 커패시터가 직류 전압 차이를 맡습니다. 출력은 입력 전압에서 커패시터 전압을 뺀 값이지만, 정현파가 원래 크기 그대로 통과하는지는 주파수와 RC 값에 달려 있습니다. ‘변하는 신호는 모두 그대로 통과한다’고 이해하면 긴 동일 비트 구간에서 생기는 문제를 놓치게 됩니다.
커플링 커패시터와 주변 저항은 느린 변화일수록 덜 통과시키는 고역통과 필터(high-pass filter)를 만듭니다. 같은 비트가 계속되면 수신 전압이 원래 높이를 유지하지 못하고 바이어스 쪽으로 움직입니다. 데이터 이력에 따라 신호 중심이 달라지는 현상을 기준선 변동(baseline wander)이라고 합니다.
허용 감소량으로 결합 용량을 계산합니다
단일 신호선의 단순 모델에서 송신 저항을 R_s, 수신 바이어스에 연결된 저항을 R_L, 결합 용량을 C라고 하겠습니다. 바이어스 전압을 0으로 본 신호 변화의 시정수(time constant)는 τ = (R_s+R_L)C입니다. 시정수는 초기 전압 변화가 약 36.8%까지 줄어드는 시간을 뜻합니다.
같은 비트가 T 동안 계속될 때 처음 전압 변화에 대한 감소 비율 δ는 다음과 같습니다. δ = 0.05라면 처음 높이의 5% 감소를 허용한다는 뜻입니다.
δ = 1 − exp(−T/τ)
C ≥ T / {(R_s+R_L) × [−ln(1−δ)]}입니다.
동일 비트 연속 길이(CID, Consecutive Identical Digits)가 N이고 비트 전송률이 B bit/s라면 T = N/B입니다. R_s = R_L = 50 Ω, B = 1 Gbit/s, N = 20, 허용 감소 5%를 가정하면 T = 20 ns이고 C는 약 3.90 nF 이상입니다. 4.7 nF를 넣은 이상 모델의 감소량은 약 4.17%입니다. ns는 10⁻⁹ s, nF는 10⁻⁹ F입니다.
이 예는 단일 선로의 초기 변화량에 대한 계산입니다. 실제 차동 신호의 커패시터 두 개와 종단 구조에는 해당 차동 등가회로를 사용해야 합니다. 신호 감쇠, 부품 공차, 수신 임계값, 허용 입력 범위가 포함된 최종 부품 선정값도 아닙니다. 데이터 규격이 정한 결합 용량과 최장 패턴을 먼저 확인합니다.
수신 판정값에서 저주파 성분을 추정할 수도 있습니다
커패시터를 충분히 크게 만들기 어려운 수신기에서는 이미 판정한 0과 1을 이용해 저주파 성분을 되돌리는 방법을 씁니다. 판정 기반 복원(decision-directed restoration)은 판정값을 송신 신호와 같은 극성·크기로 환산하고 저역통과 필터(low-pass filter)에 넣어, 결합 회로에서 부족해진 느린 성분을 추정하는 방식입니다.
결합 경로의 진폭을 정규화하면 고역통과 전달함수는 H_HP(s)=sτ/(1+sτ)입니다. 같은 τ를 갖는 저역통과 경로 H_LP(s)=1/(1+sτ)를 더하면 합은 1이 됩니다. s는 주파수 응답을 표현하는 라플라스 변수입니다.
H_HP(s) + H_LP(s) = 1입니다.
수신기 입력 합산점에서 두 성분을 합친 뒤 다시 판정합니다. 다만 위 식은 판정값이 맞고, 진폭·극성·시정수·시간 정렬도 맞을 때의 이상적인 관계입니다. 실제 논리 출력을 아날로그 입력에 선으로 직접 연결하라는 뜻이 아닙니다. 전압 변환이나 전류 합산 회로, 지연과 이득 조절이 필요한 수신기 내부 설계입니다.
복원 회로에서는 틀린 판정이 다시 입력에 영향을 줍니다
처음 비트를 잘못 판정하면 복원 경로도 잘못된 저주파 값을 만듭니다. 이 값이 다음 판정을 방해하는 오류 전파(error propagation)가 생길 수 있습니다. 긴 무신호 상태에서 시작한 첫 데이터나 신호 진폭이 변한 직후도 따로 확인해야 합니다. 원래 DC가 전달되지 않은 상태에서 알 수 없는 첫 비트를 항상 복원할 수는 없습니다.
- 먼저 복원을 끈 상태에서 교대 패턴과 가장 긴 동일 비트 패턴을 비교합니다. 판정점 전압이 시간에 따라 기울어지는지 확인합니다.
- 결합 용량으로 해결 가능한지 계산합니다. 용량을 바꿀 때에는 저주파 감소뿐 아니라 시동·기준 전압 정착과 고주파 연결도 검토합니다.
- 복원 기능이 있다면 진폭 환산, 극성, 두 경로의 시정수와 지연을 맞춥니다. 보상량을 늘려도 무조건 좋아지지는 않습니다.
- 1이 길게 이어지는 패턴과 0이 길게 이어지는 패턴, 무신호 뒤 시작, 진폭 변화와 의도적인 단발 오류를 넣어 회복 과정을 확인합니다.
- 판정 임계값의 여유, 여러 비트 파형을 겹쳐 본 아이 다이어그램(eye diagram)과 비트 오류율(BER, Bit Error Ratio)을 비교합니다. BER은 보낸 전체 비트 중 잘못 판정한 비트의 비율입니다.
기존 수신 IC에 복원 기능이 없다면 외부에서 임의의 피드백 회로를 붙이기 전에 해당 인터페이스의 허용 결합 방식부터 확인합니다. 구현 여지가 없는 시스템에서는 규격에 맞는 용량과 데이터 코딩 조건을 지키는 것이 출발점입니다.
100 nF와 1 kΩ의 에지 응답을 계산합니다
이상적인 전압원 뒤에 직렬 100 nF, 출력과 기준점 사이에 1 kΩ이 있고 다른 부하가 없다고 가정하면 시정수는 τ = RC = 100 µs입니다. 충분히 안정된 초기 상태에서 입력이 순간적으로 ΔV만큼 바뀌면 이상적인 출력은 처음 같은 방향으로 뛰고 vout(t) = ΔV·exp(−t/τ)로 0 V를 향해 줄어듭니다. 한 시정수 뒤에는 초기 변화량의 약 36.8%가 남습니다.
이는 설명용 계산입니다. 신호원 저항이 있으면 앞서 설명한 (Rs+RL)C와 저항 분배를 적용하고, 다이오드 클램프가 도통하면 같은 선형 지수식만으로 전체 파형을 계산할 수 없습니다. 시뮬레이션에 보인 ±4 V나 1 ms를 이 계산의 실측 결과로 옮기지 않습니다.
다단 증폭기의 이득을 곱하기 전에 직류 동작점과 저항 양단을 확인합니다
공통 이미터(common-emitter) 증폭기는 이미터를 기준으로 베이스에 입력을 주고 컬렉터에서 출력을 읽는 BJT 구성입니다. 단계가 세 개라는 이유로 각 단계의 무부하 이득을 곱하면 안 됩니다. 입력 신호선과 귀환선이 실제로 어디에 연결되는지 확인하고, 각 단계의 베이스·이미터·컬렉터 직류 전압을 먼저 구합니다. 다음 단계의 입력 임피던스가 앞단에 부하로 연결되므로 결합 방식과 신호 주파수도 이득에 영향을 줍니다.
도면에서 입력선이 접지로 이어진 듯 보이면 신호점과 포트의 접지 기준이 서로 다른 단자인지 먼저 구별합니다. 불명확한 기호만으로 실제 제작물의 단락을 단정하지 않습니다. ‘피드백’이라고 쓴 저항도 두 끝이 정말 출력과 입력에 이어지는지 확인합니다. 저항이 다른 선으로 우회돼 있거나 각 단계가 포화·차단 상태라면 소신호 이득식의 전제부터 성립하지 않을 수 있습니다.
별도의 단일 NPN 예에서 입력 결합 C1은 신호원과 베이스 사이, 출력 결합 C2는 컬렉터와 부하 사이이고, R1이 컬렉터–베이스를 연결한다고 하겠습니다. 이미터가 접지일 때 DC에서 R1 전류는 (V_C−V_B)/R1이며, 다른 베이스 DC 경로가 없다면 베이스 전류와 같습니다. R1을 입력 전원에 직접 연결된 저항으로 오해한 (V_in−V_BE)/R1은 이 접속을 반영하지 못합니다. 컬렉터 저항이 공급하는 전류에는 컬렉터와 베이스 가지가 모두 포함됩니다. 실제 동작점과 부하를 모른 채 −R_C/r_e를 그 회로의 보장 이득으로 쓰지 않습니다.
English summary. For cascaded common-emitter stages, establish the DC operating points and interstage loading before multiplying gains. A collector-to-base bias resistor sees VC minus VB, not the supply-to-base voltage. Ambiguous port drawings do not prove a physical short circuit.