Andes Machine-Level Timer

요약·해설과 원문, 전문 번역을 서로 분리했습니다. API 이름, symbol, source path는 원문 표기를 사용합니다.

1. 요약·해설

원문의 핵심 논리와 kernel programming 관점의 보충 설명입니다. 아래의 전문 번역과는 별도로 작성했습니다.

요약과 해설

andestech,plmt0.yaml:1-53

PLMT0의 MTIME·MTIMECMP 동작과 HART interrupt-controller 연결을 설명합니다. 접을 수 있는 영어 원문 전체와 한국어 전문 번역을 함께 제공하며 register, interrupt, clock, phandle, erratum, 수치와 줄 좌표를 원형대로 보존합니다.

2. 영어 원문 전체

번역 기준이 된 Linux v6.18.37 원문입니다. 줄 번호는 이 버전의 파일 좌표입니다.

원문 전체 펼치기

1 # SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause)

2 %YAML 1.2

3 ---

4 $id: http://devicetree.org/schemas/timer/andestech,plmt0.yaml#

5 $schema: http://devicetree.org/meta-schemas/core.yaml#

7 title: Andes machine-level timer

9 description:

10 The Andes machine-level timer device (PLMT0) provides machine-level timer

11 functionality for a set of HARTs on a RISC-V platform. It has a single

12 fixed-frequency monotonic time counter (MTIME) register and a time compare

13 register (MTIMECMP) for each HART connected to the PLMT0. A timer interrupt is

14 generated if MTIME >= MTIMECMP.

16 maintainers:

17 - Ben Zong-You Xie <[email protected]>

19 properties:

20 compatible:

21 items:

22 - enum:

23 - andestech,qilai-plmt

24 - const: andestech,plmt0

26 reg:

27 maxItems: 1

29 interrupts-extended:

30 minItems: 1

31 maxItems: 32

32 description:

33 Specifies which harts are connected to the PLMT0. Each item must points

34 to a riscv,cpu-intc node, which has a riscv cpu node as parent. The

35 PLMT0 supports 1 hart up to 32 harts.

37 additionalProperties: false

39 required:

40 - compatible

41 - reg

42 - interrupts-extended

44 examples:

45 - |

46 interrupt-controller@100000 {

47 compatible = "andestech,qilai-plmt", "andestech,plmt0";

48 reg = <0x100000 0x100000>;

49 interrupts-extended = <&cpu0intc 7>,

50 <&cpu1intc 7>,

51 <&cpu2intc 7>,

52 <&cpu3intc 7>;

53 };

3. 한국어 전문 번역

영어 원문의 문단 순서와 의미를 유지한 전체 번역입니다. 코드, 함수명, symbol과 URL은 원문 표기를 유지합니다.

1-18

GPL-2.0-only 또는 BSD-2-Clause 라이선스의 이 스키마는 Andes machine-level timer device인 PLMT0를 정의합니다. PLMT0는 RISC-V platform의 HART 집합에 machine-level timer 기능을 제공합니다. 고정 주파수의 단일 monotonic time counter `MTIME` register와 연결된 각 HART별 `MTIMECMP` compare register가 있으며, `MTIME >= MTIMECMP`이면 timer interrupt가 발생합니다. Maintainer는 Ben Zong-You Xie입니다.

HART interrupt-controller 연결

19-43

Compatible은 SoC별 `andestech,qilai-plmt` 뒤에 fallback `andestech,plmt0`을 둡니다. `reg`는 최대 한 항목입니다. `interrupts-extended`는 PLMT0에 연결된 HART를 1개부터 32개까지 지정합니다. 각 항목은 RISC-V CPU node를 parent로 갖는 `riscv,cpu-intc` node를 가리켜야 합니다. `compatible`, `reg`, `interrupts-extended`가 필수이고 추가 속성은 허용되지 않습니다.

properties:
  compatible:
    items:
      - enum:
          - andestech,qilai-plmt
      - const: andestech,plmt0

  reg:
    maxItems: 1

  interrupts-extended:
    minItems: 1
    maxItems: 32
    description:
      Specifies which harts are connected to the PLMT0. Each item must points
      to a riscv,cpu-intc node, which has a riscv cpu node as parent. The
      PLMT0 supports 1 hart up to 32 harts.

additionalProperties: false

required:
  - compatible
  - reg
  - interrupts-extended

네 HART PLMT0 예제

44-53

예제는 `interrupt-controller@100000`에 0x100000-byte register 영역을 두고 `cpu0intc`부터 `cpu3intc`까지 네 HART의 machine timer interrupt 7을 연결합니다.

- |
  interrupt-controller@100000 {
    compatible = "andestech,qilai-plmt", "andestech,plmt0";
    reg = <0x100000 0x100000>;
    interrupts-extended = <&cpu0intc 7>,
                          <&cpu1intc 7>,
                          <&cpu2intc 7>,
                          <&cpu3intc 7>;
  };