Tegra124 CPUFreq | Linux 6.18.37

요약·해설과 원문, 전문 번역을 서로 분리했습니다. API 이름, symbol, source path는 원문 표기를 사용합니다.

1. 요약·해설

원문의 핵심 논리와 kernel programming 관점의 보충 설명입니다. 아래의 전문 번역과는 별도로 작성했습니다.

요약과 해설

nvidia,tegra124-cpufreq.txt:1-40

Fast cluster source 전환과 transition latency를 설명합니다.

2. 영어 원문 전체

번역 기준이 된 Linux v6.18.37 원문입니다. 줄 번호는 이 버전의 파일 좌표입니다.

원문 전체 펼치기

1 Tegra124 CPU frequency scaling driver bindings

2 ----------------------------------------------

4 Both required and optional properties listed below must be defined

5 under node /cpus/cpu@0.

7 Required properties:

8 - clocks: Must contain an entry for each entry in clock-names.

9 See ../clocks/clock-bindings.txt for details.

10 - clock-names: Must include the following entries:

11 - cpu_g: Clock mux for the fast CPU cluster.

12 - pll_x: Fast PLL clocksource.

13 - pll_p: Auxiliary PLL used during fast PLL rate changes.

14 - dfll: Fast DFLL clocksource that also automatically scales CPU voltage.

16 Optional properties:

17 - clock-latency: Specify the possible maximum transition latency for clock,

18 in unit of nanoseconds.

20 Example:

21 --------

22 cpus {

23 #address-cells = <1>;

24 #size-cells = <0>;

26 cpu@0 {

27 device_type = "cpu";

28 compatible = "arm,cortex-a15";

29 reg = <0>;

31 clocks = <&tegra_car TEGRA124_CLK_CCLK_G>,

32 <&tegra_car TEGRA124_CLK_PLL_X>,

33 <&tegra_car TEGRA124_CLK_PLL_P>,

34 <&dfll>;

35 clock-names = "cpu_g", "pll_x", "pll_p", "dfll";

36 clock-latency = <300000>;

37 };

39 <...>

40 };

3. 한국어 전문 번역

영어 원문의 문단 순서와 의미를 유지한 전체 번역입니다. 코드, 함수명, symbol과 URL은 원문 표기를 유지합니다.

Tegra124 fast-cluster clock sources

1-19

Tegra124 CPU frequency scaling driver 바인딩입니다. 모든 속성은 `/cpus/cpu@0` 아래에 둡니다.

`clocks`에는 `clock-names`의 각 entry에 대응하는 clock을 넣습니다. 필수 이름은 fast CPU cluster mux `cpu_g`, fast PLL source `pll_x`, fast PLL rate 변경 중 사용하는 auxiliary PLL `pll_p`, CPU voltage도 자동 scaling하는 fast DFLL source `dfll`입니다.

선택적인 `clock-latency`는 가능한 최대 clock transition latency를 nanosecond 단위로 지정합니다.

Tegra124 CPU clock switching

pll_xFast PLL

pll_pPLL rate-change auxiliary

dfllFast clock + automatic voltage scaling

cpu_g muxFast CPU cluster clock

Fast cluster mux가 PLL 또는 DFLL source를 선택하며 PLL rate 전환 중 auxiliary source를 사용합니다.

Cortex-A15 CPU0 예제

20-40

예제 CPU0은 `TEGRA124_CLK_CCLK_G`, `PLL_X`, `PLL_P`, DFLL을 이름 순서대로 연결하고 transition latency를 300000 ns로 지정합니다.

cpus {
        #address-cells = <1>;
        #size-cells = <0>;

        cpu@0 {
                device_type = "cpu";
                compatible = "arm,cortex-a15";
                reg = <0>;

                clocks = <&tegra_car TEGRA124_CLK_CCLK_G>,
                         <&tegra_car TEGRA124_CLK_PLL_X>,
                         <&tegra_car TEGRA124_CLK_PLL_P>,
                         <&dfll>;
                clock-names = "cpu_g", "pll_x", "pll_p", "dfll";
                clock-latency = <300000>;
        };

        <...>
};