ST QuadFS clocks | Linux 6.18.37

요약·해설과 원문, 전문 번역을 서로 분리했습니다. API 이름, symbol, source path는 원문 표기를 사용합니다.

1. 요약·해설

원문의 핵심 논리와 kernel programming 관점의 보충 설명입니다. 아래의 전문 번역과는 별도로 작성했습니다.

요약과 해설

st,quadfs.txt:1-48

30 MHz input의 PLL 주파수와 선택적으로 생성하는 네 output을 설명합니다.

2. 영어 원문 전체

번역 기준이 된 Linux v6.18.37 원문입니다. 줄 번호는 이 버전의 파일 좌표입니다.

원문 전체 펼치기

1 Binding for a type of quad channel digital frequency synthesizer found on

2 certain STMicroelectronics consumer electronics SoC devices.

4 This version contains a programmable PLL which can generate up to 216, 432

5 or 660MHz (from a 30MHz oscillator input) as the input to the digital

6 synthesizers.

8 This binding uses the common clock binding[1].

10 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt

12 Required properties:

13 - compatible : shall be:

14 "st,quadfs"

15 "st,quadfs-d0"

16 "st,quadfs-d2"

17 "st,quadfs-d3"

18 "st,quadfs-pll"

21 - #clock-cells : from common clock binding; shall be set to 1.

23 - reg : A Base address and length of the register set.

25 - clocks : from common clock binding

27 - clock-output-names : From common clock binding. The block has 4

28 clock outputs but not all of them in a specific instance

29 have to be used in the SoC. If a clock name is left as

30 an empty string then no clock will be created for the

31 output associated with that string index. If fewer than

32 4 strings are provided then no clocks will be created

33 for the remaining outputs.

35 Example:

37 clk_s_c0_quadfs: clk-s-c0-quadfs@9103000 {

38 #clock-cells = <1>;

39 compatible = "st,quadfs-pll";

40 reg = <0x9103000 0x1000>;

42 clocks = <&clk_sysin>;

44 clock-output-names = "clk-s-c0-fs0-ch0",

45 "clk-s-c0-fs0-ch1",

46 "clk-s-c0-fs0-ch2",

47 "clk-s-c0-fs0-ch3";

48 };

3. 한국어 전문 번역

영어 원문의 문단 순서와 의미를 유지한 전체 번역입니다. 코드, 함수명, symbol과 URL은 원문 표기를 유지합니다.

QuadFS digital frequency synthesizer

1-34

STMicroelectronics consumer-electronics SoC의 4-channel digital frequency synthesizer 바인딩입니다. 이 버전의 programmable PLL은 30 MHz oscillator input으로부터 최대 216, 432 또는 660 MHz를 생성해 digital synthesizer의 input으로 공급합니다.

`compatible`은 `st,quadfs`, `st,quadfs-d0`, `st,quadfs-d2`, `st,quadfs-d3`, `st,quadfs-pll` 중 하나입니다. `#clock-cells`는 1이며 `reg`는 register set, `clocks`는 input parent를 지정합니다.

Block에는 output이 네 개 있지만 SoC instance마다 모두 사용할 필요는 없습니다. `clock-output-names`의 어떤 entry가 빈 문자열이면 그 index의 clock을 만들지 않고, 문자열을 네 개보다 적게 제공하면 나머지 output clock도 만들지 않습니다.

QuadFS frequency path

30 MHz oscillatorInput clock

Programmable PLL216 / 432 / 660 MHz

Digital synthesizersChannel 0..3

Named outputs빈 이름 또는 누락된 index는 생성 안 함

30 MHz input에서 programmable PLL과 네 synthesizer channel로 이어지는 경로입니다.

QuadFS 4-channel 예제

35-48

예제 `clk_s_c0_quadfs`는 `clk_sysin`을 parent로 받고 `clk-s-c0-fs0-ch0`부터 `ch3`까지 네 output 이름을 모두 제공하므로 네 channel clock을 생성합니다.

clk_s_c0_quadfs: clk-s-c0-quadfs@9103000 {
        #clock-cells = <1>;
        compatible = "st,quadfs-pll";
        reg = <0x9103000 0x1000>;

        clocks = <&clk_sysin>;

        clock-output-names = "clk-s-c0-fs0-ch0",
                             "clk-s-c0-fs0-ch1",
                             "clk-s-c0-fs0-ch2",
                             "clk-s-c0-fs0-ch3";
};