Documentation/devicetree/bindings/clock/snps,pll-clock.txt GitHub 원문 ↗

Linux 6.18.37 · Devicetree Bindings

AXS10X Generic PLL clock

AXS10X ARC/PGU PLL configuration 및 LOCK CGU register 바인딩입니다.

Source pathDocumentation/devicetree/bindings/clock/snps,pll-clock.txt
Source versionLinux v6.18.37
TranslationDUJINLABS 전문 번역 + 해설

요약·해설, 영어 원문, 전체 번역을 구분해 실었습니다. API 이름, 코드 심벌, 소스 경로는 원문 표기를 유지합니다.

1. 요약·해설

원문의 핵심 내용을 정리하고 커널 프로그래밍에 필요한 설명을 덧붙였습니다. 아래의 전체 번역과는 별도로 작성한 해설입니다.

요약과 해설

snps,pll-clock.txt:1-28

두 register pair와 fixed input을 사용하는 0-cell PLL provider를 설명합니다.

2. 영어 원문 전체

번역에 사용한 Linux v6.18.37 원문입니다. 줄 번호는 해당 버전의 소스 파일을 기준으로 합니다.

원문 전체 펼치기
1 Binding for the AXS10X Generic PLL clock
2
3 This binding uses the common clock binding[1].
4
5 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
6
7 Required properties:
8 - compatible: should be "snps,axs10x-<name>-pll-clock"
9 "snps,axs10x-arc-pll-clock"
10 "snps,axs10x-pgu-pll-clock"
11 - reg: should always contain 2 pairs address - length: first for PLL config
12 registers and second for corresponding LOCK CGU register.
13 - clocks: shall be the input parent clock phandle for the PLL.
14 - #clock-cells: from common clock binding; Should always be set to 0.
15
16 Example:
17 input-clk: input-clk {
18 clock-frequency = <33333333>;
19 compatible = "fixed-clock";
20 #clock-cells = <0>;
21 };
22
23 core-clk: core-clk@80 {
24 compatible = "snps,axs10x-arc-pll-clock";
25 reg = <0x80 0x10>, <0x100 0x10>;
26 #clock-cells = <0>;
27 clocks = <&input-clk>;
28 };
29

3. 한국어 전문 번역

영어 원문의 문단 순서와 의미에 맞춰 전체 내용을 번역했습니다. 코드, 함수명, 코드 심벌, URL은 원문 표기를 유지합니다.

AXS10X Generic PLL 속성

1-15

AXS10X Generic PLL clock 바인딩

이 바인딩은 공통 clock 바인딩 `Documentation/devicetree/bindings/clock/clock-bindings.txt`를 사용합니다.

필수 `compatible` 형식은 `snps,axs10x-<name>-pll-clock`이며 정의된 값은 `snps,axs10x-arc-pll-clock`, `snps,axs10x-pgu-pll-clock`입니다.

`reg`에는 항상 address-length pair 두 개가 있어야 합니다. 첫 번째는 PLL configuration register, 두 번째는 해당 LOCK CGU register입니다.

`clocks`에는 PLL input parent clock phandle을 지정하고 `#clock-cells`는 항상 0입니다.

AXS10X Generic PLL register 구성
Fixed input33.333333 MHz
reg pair 0PLL configuration
reg pair 1LOCK CGU
0-cell providerARC 또는 PGU PLL output

두 register 영역과 fixed input clock으로 PLL output을 만듭니다.

AXS10X ARC PLL 예

16-28

예제는 33.333333 MHz input과 0x80 PLL configuration, 0x100 LOCK CGU register를 사용하는 ARC PLL을 기술합니다.

input-clk: input-clk {
        clock-frequency = <33333333>;
        compatible = "fixed-clock";
        #clock-cells = <0>;
};

core-clk: core-clk@80 {
        compatible = "snps,axs10x-arc-pll-clock";
        reg = <0x80 0x10>, <0x100 0x10>;
        #clock-cells = <0>;
        clocks = <&input-clk>;
};